- 芯片：INS6310A
支持2路差分或单端输入（DC～2500MHz），支持LVPECL，LVDS， CML，SSTL，HSTL，HCSL等电平
1路无源晶体输入（10M～40MHz）或者单端输入（DC-250MHz）
此缓冲器可将3路输入 时钟中的任意1路扇出到10路低抖动差分时钟输出和一路LVCMOS单端输出，
- LVDS信号：low voltage differential signaling低电压差分信号
LVDS驱动器有一个3.5mA的恒流源，通过控制MOS管的开和关，控制电流的流向，接收器输入阻抗非常高，所以电流几乎全部从100Ω电阻流过。在100Ω电阻上将产生3.5mA*100Ω=350mV的摆幅的电压。
若其共模电压为1.2V，则LVDS信号电平区间为0.85-1.55V
- LVPECL信号：
LVPECL的典型输出为一对差分信号，他们的射极通过一个电流源接地。这一对差分信号驱动一对射极跟随器，为Output+与Output-提供电流驱动。50欧姆电阻一头接输出，一端接VCC-2V。在射级输出级电平为VCC-1.3V。这样50欧姆的电阻两端电势差为0.7V，电流为14mA。PECL 结构的输入阻抗高、输出阻抗很低（典型值为 4~5 Ω），因此它有很强的驱动能力。
LVPECL信号传输速度快，很容易达到几百M的应用，最高可到10G以上。而且驱动能力强，一般可用在背板传输和长线缆传输上。相对LVDS而言，噪声容限低，功耗大。
用于时钟的 LVPECL：直流匹配时用 130 欧上拉，同时用 82 欧下拉，输出端直流电压约为1.3V，VCC-2V=1.3V；交流匹配时用82 欧上拉，同时用 130 欧下拉，并联端接约为48欧姆，接近走线阻抗50欧姆。AC耦合端接时其直流偏置约为2V，82欧姆上拉130欧姆下拉，其直流偏置约为1.96V。
- LVPECL->LVPECL AC耦合端接
图（a）中，LVPECL 的输出共模电压需固定在 Vcc-1.3V，在选择直流偏置电阻时，仅需该电阻能够提供14mA 到地的通路，这样 R1=（Vcc-1.3V）/14mA。在 3.3V 供电时，R1=142Ω。然而这种方式给出的交流负载阻抗低于 50Ω。
图（b）为匹配电路的一种改进结构，在信号通路上串接一个电阻，从而可以增大交流负载阻抗使之接近 50Ω(交流情况下将Vcc作为0V）。
R1 和 R2 的选择应考虑如下几点：（1）LVPECL 输入直流偏压应固定在 Vcc-1.3V；（2）输入阻抗应等于传输线阻抗；（3）低功耗；（4）外围器件少。
- LVPECL->LVDS
交流耦合下，在LVPECL驱动器输出端向GND放置一个150Ω电阻(原因是需要维持共模电压VCC-1.3V，到地电流需要14mA，VCC为3.3V，则电阻大概在150欧姆左右)，对于开路发射极提供直流偏置以及到GND的直流电流路径至关重要。为了将800mV LVPECL摆幅衰减到325 mV LVDS摆幅，必须在150Ω电阻器之后放置一个70Ω的衰减电阻。应在LVDS接收器前面放置一个10nF交流耦合电容，以阻止来自LVPECL驱动器的直流电平。LVDS输入需要重新偏置，可以通过向GND放置8.7KΩ电阻连接到3.3V和5KΩ电阻到GND来实现LVDS接收器输入共模的1.2V直流电平。如果LVDS接收器差分输入引脚上已经存在有100Ω电阻，则不需要外部100Ω电阻。
-LVDS->LVPECL
LVPECL输入直流偏置约2V
- HCSL电平
HCSL：高速电流控制逻辑（High-speed Current Steering Logic），用于PCIe2.0电气规范中定义对RefClk时钟所定义的标准；PCIe时钟采用HCSL这个电平标准使RC（CPU）侧与EP（子卡）侧时钟，在不同生产厂家之间能够保持电平兼容。
LPHCSL（Low-Power HCSL）是为了降低传统的HCSL驱动器的功耗而开发；LPHCSL的主要优点包括更好的驱动长线的性能，易于AC耦合，减少PCB板子面积，易于布线，降低材料成本，重要的是HCSL驱动器与LPHCSL驱动器对HCSL接收器来说是一样的（两者相互兼容）。
HCSL驱动器是点对点电流驱动电路，具有开源输出的差分逻辑，每个输出引脚在0和14mA之间切换：当一个输出引脚为低电平（0）时，另一个输出引脚为高电平（驱动14mA）；
1, OUT+引脚和OUT-引脚通常连接到差分传输线（Z0 =100Ω）或单端传输线（Z0 =50Ω），这需要一个外部端接电阻（50Ω到GND），从而为HCSL输入结构提供700mV的摆幅电平；
V = 14mA * 50Ω = 700mV
HCSL输出是经过控制正负输出差分对中的14mA电流，其电源功耗为14mA * 3.3V ≈ 50mW；而LPHCSL不是采用传统的HCSL的电流驱动模式，而是采用推-拉（push-pull）电压驱动，电流消耗大约4到5mA；
虽然LPHCSL采用了Push-pull的输出结构，但是其电源采用了0.75V电压，所以它保持了0V~700mV左右的单端输出电平摆幅。
HCSL输入要求IN +和IN-的两个输入引脚上的单端摆幅为700mV，共模电压约为350mV；其电路结构如下图所示。0.5*（0.7V-0V）
HCSL的电平匹配方法如下图所示，有两种电平匹配方式：终端匹配和源端匹配；正如我们在PCIe时钟设计所示，只要在芯片内部内置50Ω的下拉电阻，那么只需直连设计。
如下所示为LP-HCSL电平匹配，如下左图所示，驱动器自己具备17欧姆的输出阻抗，因此，须要串联一个33欧姆的电阻，以得到与50欧姆传输线的匹配。而对于传统的HCSL，为了不出现振铃，串联电阻RS是必需的。
LP-HCSL并不需要对地的终端电阻；而传统HCSL驱动器不可能将终端匹配电阻集成到内部（功耗太大）；如此，LP-HCSL相对于传统HCSL使用了更少的元件，下降了板子面积和材料成本
