- DDR SDRAM
全称：Double Data Rate SDRAM，双倍数据率同步动态随机存储器。
ROM：只读存储器
RAM：随机存储器。分SRAM 静态RAM和DRAM 动态RAM两类。
SDRAM：是在DRAM上发展而来的，同步动态随机存储器。
DDR SDRAM：在SDRAM上发展而来。
GDDR：图形处理。
LPDDR：低功耗等移动终端及消费电子。 - DDRx布局布线
1、BGA可维修性：BGA周边器件5mm禁止，最小为3mm。
2、DFM可靠性：布局时器件与器件之间满足DFM的间距要求，且考虑元件摆放的美观性。
3、等长要求。
4、滤波电容、上拉电阻的位置。滤波电容靠近各个PIn放置，储能电容均匀放置在芯片周边；上拉电阻按要求放置（布线长度小于500mil）。
5、滤波电容的布局要求：
CPU端和DDR端，每个引脚对应一个滤波电容，且滤波电容尽可能靠近引脚放置。
线短而粗，回路尽量短，CPU和颗粒周边均匀摆放一些储能电容，DDR颗粒每片至少有一个储能电容。
Vrefca和Vrefdq的滤波电容及分压电阻要分别靠近芯片的电源引脚。
终端匹配电阻：Flyby结构靠近最后一个DDR颗粒的位置放置。
Vtt上拉电阻：靠近最后一个DDR颗粒的位置，上拉电阻到颗粒之间的走线越短越好，建议小于500mil，每个终端Vtt上拉电阻对应放置一个滤波电容，最多两个电阻共用一个电容，Vtt电源一般直接在元件面同层铺铜来完成连接，布局时需要保证一定的电源通道，还要离颗粒不能太远。
6、数据线分组：DQ0-7、DQMx、DQSxP/DQSxN一组；
数据线布线：同组同层，尽量以GND层为参考平面，走线间距，组内尽量3H，组间间距5H以上，DQS拓扑与DQ拓扑5H，DQS差分线的线间距小于2倍线宽（紧耦合），差分对的长度控制在5mil以内，组内等长以DQS拓扑结构为基准，等长控制在20mil以内，数据线还要注意最长的长度要求，组间不需要考虑等长。
7、拓扑结构要看芯片是否支持读写平衡（read and write leveling），支持采用Flyby拓扑，否则应采用T形拓扑，（保证CPU到DDR各支点等长，终端电阻要接在最大的T点上），
8、对于Flyby拓扑，各个DDR颗粒间的走线，尽量用COPY，长度误差控制在20mil以内，推荐5mil，最大不超过100mil；时钟线推荐带状线布线，以GND/POWER平面为参考平面，对内等长控制在5mil以内，源端和终端匹配的走线，长度不要太长（推荐300mil以内）；有多个负载时，为了减少串扰和加大负载容性补偿，到第一个DDRx颗粒的走线阻抗可以比后面的走线阻抗小5-8欧姆；ADD/CMD/Ctrl/Clk网络从控制器到第一个DDRx颗粒的走线长度不超过6000mil，到最后一个DDRx颗粒不超过12000mil（具体看芯片差异}；正反贴时，分支的节点走线长度小于200mil且尽量等长，时钟信号的小于150mil。
9、地址、控制信号以时钟作参考，误差控制在100mil以内
10、确认芯片是否有pin delay，要确保pin delay打开
11、表层走线尽量短
12、Z轴延时打开 - 电源处理
Vdd：1.5V，引脚比较分散，电流较大，需要电源平面分配一个区域
Vtt：元件面铺铜
Vref：用与器件同层的铜皮或者走线，走线时要先经过电容再接到引脚，建议25-30mil的线宽
小滤波电容：小电容尽量靠近相应的电源引脚，电容的引线尽量短，减少电源或者地共用过孔。 - 时钟信号差分电容
并联在差分线P和N之间，最好靠近发射端
芯片无读写平衡功能，数据线和地址线的长度尽量相差在500mil以内，否则会出现DDR频率上不去的问题。
DDRx设计与仿真
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