IBIS模型是起源于20世纪90年代早期PCI总线的SI仿真需求，晶体管级的Spice模型由于牵涉知识产权问题很难得到，最早由Intel在晶体管级模型的基础上发展行为级模型（见图1-86），并得到芯片公司和EDA公司的支持。Intel在1993年成立IBIS开放论坛并发布最初的IBIS规范，目前最新发布的IBIS规范为5.1版本。
简单来说，IBIS模型是采用输入、输出管脚的电气行为来描述驱动和接收。
从图1-86可以看到，IBIS模型类似于一个黑匣子，不管内部的物理结构是什么样子，只需描述外部的管脚特性（内部激励输入 In、使能端En、电源 Vcc、地Vss、外部输入、输出端Pad）。
IBIS模型特性如下所述。
行为级模型；
描述外部端口之间的电气特性，包括电压/电流/时间之间的关系；·
使用简单，仿真效率高。适用于板级分析及系统级互连设计。可用于分析串扰、反射、振荡、上冲、下冲、不匹配阻抗、传输线分析、拓扑结构分析及同步开关噪声SSN分析（IBIS5.0以上版本）；
·版权保护，不会泄露工艺和知识产权。
- 传输线阻抗与反射分析
打开Aurora，在Tools->Topology Editor，
Tx赋Drivers模型，Rx赋Receivers模型
这样可以更改Trace的阻抗值
打开SigXplorer
添加0.04ns、0.2ns、0.4ns
打开所有的IN信号即接收端的信号
从结果来看，传输延时0.04ns时输入端基本可以复现输出端的信号，有少许的过冲和振铃，在传输延时0.2ns时有比较剧烈的过冲和振铃，在传输延时0.5ns时可以看到典型的反射现象
-
匹配和传输线层叠结构
可以看出该微带线模型的阻抗约为50.75ohm
可以看到欠匹配、完全匹配、过匹配
输出器件输出阻抗Pullup和Pulldown大约是149Q和10Q，综合考虑，选取38Q进行完全匹配分析。 -
多负载菊花链
如图典型的菊花链拓扑结构
远端器件存在明显的反射过冲，近端器件存在台阶
添加端接
端接到地，高电平有一点降低
端接到+5V，低电平高于0V -
串扰
远端串扰时间和接收端波形变换边沿时间一致，方向相反，幅度和耦合线长度相关 -
DDR4-CLK
将CPU和DDR颗粒的IBIS模型和BRD文件放在同一目录
点击translate，然后点击assign
给DDR内存颗粒分配ibis模型
给终端电阻R74 R75分配模型
选择Create ESpice Model模型
设置VTT为0.6V，GND为0V
改变Min Coupled Length为100MIL，就是说当耦合线长度超过100mil时，按耦合模型提取，少于100mil时，按单线模型提取
要仿真的DDR为1666MHz，这里改为533MHz，
点击Net Browser或者直接在brd点击CLK网络
打开规则管理器
没有IBIS模型时，可以分配软件默认的模型
设置输出激励为Pulse，
