颗粒位宽：X8
每通道RANK数：2
每通道位宽：16
含ECC
两个RANK正反贴，TOP面为RANK0，BOT面为RANK1，DQ、ADDR等信号共用过孔，为了缩短颗粒表层焊盘和走线，需对信号进行调整，
DDR扇出
DM和DQS信号不可调整，因此DM、DQS信号fanout走线略长。但在3200速率及以下，这种长度不会对信号质量产生影响。
控制信号和地址信号，RANK0和RANK1有各自的CLK、CS、CKE、ODT信号，为了方便走线，需对RANK1 进行镜像，
对应上图原理图中已进行镜像，如果使用地址镜像，在BIOS下需对应勾选MIRROR选项
每组DQ信号以DQS信号为target，误差控制在+-5ps内（+-30mil），1ns走线长度一般为6000mil。
在每组末端，需对控制信号和地址信号进行VTT上拉，通过接33欧姆电阻上拉到VTT，末端匹配的目的是为了减少信号的反射和回波
图为18片DDR4，其中2片为实现ECC检查功能，组成260Pin内存条
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电源参数
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电源滤波电容值
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VPP-GND
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VDD-GND
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VDD-VREFCA
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ZQ下拉电阻
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VPP-GND
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据线DQ阻抗匹配电阻
滤波电容尽量靠近管脚放置，走线应先通过电容再连接到颗粒 -
VTT上拉电阻应尽量靠近最后一个DRAM，每一个上拉电阻至少要有一个VDD去耦电容器
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所有信号组采用Fly-by拓扑
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信号线分组
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POWER
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地址线
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数据线
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差分
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Physical规则
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Space规则
创建等长
- 先创建PPr
ECC的数据线CB、DMI、DQ数据信号、DQS差分信号，先创建Xnet，
创建MGrp，每一组信号由8位数据线、DMI数据掩码、DQS差分走线组成
所有数据线DQ参考DQS的差分线等长，DQS差分线误差控制在5mil，所有数据线误差控制在DQS目标长度的15mil。
地址线走菊花链，分段设置等长
设置260PIN到U4、U4-U2、U2-U3、U3-U5、U5-U18、U18-U6、U6-U8、U8-U9、U9-U7的等长组
等长组包括：
添加CLK信号
同理底层9颗DRAM也是一样
ALERT_N要从第一个到最后一个再回到金手指
DQ走线
DQS差分组内等长误差控制在5mil左右，即0.127mm，DQ数据线误差控制在DQS长度的15mil，即0.381mm
其中Actual+Margin=Delta
把每一组数据线等长组设置
走出每一组，选择其中最长的作为目标长度 - 第一组DDR数据线
同组走同层
同层等长
ADDR走线
所有地址和命令控制线参考差分时钟线CLK等长，所有地址和命令控制线误差控制在时钟CLK目标长度的50mil
走完两组数据线
前两组数据线走第10层 - ALERT和RESET信号不需要做等长
在第三层和第10层走数据信号 - ALERT信号要先从最后一个DRAM开始
- 时钟CLK和地址线、命令控制线的等长关系：所有地址和命令控制线参考差分时钟线CLK等长，所有地址和命令控制线误差控制在时钟CLK目标长度的50mil。
