仙道枫的博客

寄蜉蝣于天地渺沧海之一粟。

首页
归档
标签
关于
天空之城
友链
搜索

文章目录站点概览

枫

Sigrity-拓扑仿真工具

发布于 2026-01-13 | 1分钟 | 21字数

放置发射端，鼠标右键点一下

搭建如图所示的模型

赞赏

本文作者： 枫
本文链接： https://mygithubma.github.io/TqKzQvubtw/
版权声明： 本博客所有文章除特别声明外，均采用 BY-NC-SA 许可协议。转载请注明出处！

Sigrity Aurora仿真-阻抗连续 Impedance 上一篇

Sigrity使用教程-AC开路阻抗下一篇

已运行: 浏览数: 次 | 访客数: 人

Powered by Gridea

0%

x

感谢您的支持，我会继续努力的!

扫码打赏，你说多少就多少

0条相关条目，使用了0毫秒

Cadence-在Allegro里面添加Skill

CAM350-Compare Layers

CAM350-DFM Stream

CAM350-快捷键

CAM350-层设置

CAM350-导入Gerber、options设置

Sigrity Aurora-热仿真Thermal Workflow

Sigrity Aurora-DC Resistance仿真

一阶RC高通滤波器

Allegro-差分对间等长

LVDS、LVPECL、HCSL电平（差分时钟缓冲器）

Cadence-背钻孔设置

SOC外设接口之UART

Gridea移植另外一台电脑

3.3V-5V电平转换电路

Markdown文件上传github图片无法显示

Pyqt5-打包py为exe可执行文件

电源完整性设计与仿真

Sigrity SI-Trace Impedence/Coupling Check

IBIS模型-SigXplorer使用

硬件-差分线阻抗和差分线阻抗匹配

Topology Workbench-信号完整性

Sigrity Aurora仿真-Virtual Proto Workflow

Sigrity Aurora仿真-Power Inductance Workflow

PCB Designer - Net Schedule 快速定位网络分布

Sigrity Aurura - 点击Set up Default Models无反应，环境变量配置无误

Sigrity Topology Workbench+Aurora 仿真DDR Tx-Rx眼图

Sigrity Topology Workbench-flyby拓扑结构导入allegro

Allegro导入网表报错找不到flash symbol

Sigrity Aurora仿真-PowerTree文件

Sigrity Aurora仿真-IR Drop

IBIS模型添加到Orcad

Sigrity Aurora仿真-Crosstalk串扰

Sigrity Aurora仿真-Reflection反射

Sigrity Aurora仿真-耦合分析 Coupling

Sigrity Aurora仿真-返回路径 Return Path

Sigrity Aurora仿真-阻抗连续 Impedance

Sigrity-拓扑仿真工具

Sigrity使用教程-AC开路阻抗

Cadence-弧形走线

Sigrity使用教程-VIA

Sigrity使用教程-SpeedEM Generator时域仿真眼图

Sigrity仿真差分线

高速设计与板材

电源设计

高速串行总线设计与仿真

DDRx设计与仿真

硬件-等长与等时（50欧姆微带线仿真）

Autocad快捷键

BIOS详解

DDR3

高速层叠设计

硬件-串扰

硬件-传输线的反射拓扑与端接

硬件-传输线的损耗

硬件-微带线和带状线

硬件-传输线的基本特性

硬件-阻抗、谐振频率

硬件-陶瓷电容的ESR-谐振频率

硬件-MLCC电容的直流偏压特性

硬件-电阻、电容、电感等效模型

理想方波-傅里叶变换、频谱

欧拉公式-傅里叶变换-傅里叶级数

SI、PI概述

Si9000-阻抗设计

硬件-电阻阻值标定

硬件-0欧姆电阻

Cadence-快捷键定义设置

DDR

DDR-SODIMM（DDR4）

Cadence-叠层知识

Cadence-ORCAD添加离页连接符没有作用

Github-拉取文件

Github-上传项目

Cadence-无盘孔设计

Cadence-光绘设置保存，下次直接调用

Cadence-开槽

Cadence-恢复删除的位号

Cadence-6层FPGA核心板系统性出Gerber、生产文件、BOM

Cadence-晶振包地、挖空铜皮

Cadence-BGA封装正面不建议铺铜

Cadence-unassigned shapes

Cadence-Status报错Out of date shape

Cadence-铜皮内缩

Cadence-多根走线间距自动对齐

Cadence-BGA走线居中出线、保护带

Cadence-隐藏某个网络的飞线不显示

Cadence-飞线连接方式更改

Cadence-丝印位置统一调整

Cadence-光绘层的设置

Cadence-盲埋孔的设置方法

Cadence-输出正反器件分离清单

Cadence-显示与隐藏铜皮

Cadence-设置单独管脚的铜皮连接方式

Cadence-系统非默认Subclass添加与删除

Cadence-渐变线添加

Cadence-自动导出颜色设置

Cadence-自动保存

Cadence-走线宽度记忆功能

Cadence-BGA封装过孔扇出

Cadence-区域规则

Cadence-静态铜皮避让过孔

Cadence-蛇形走线

Cadence-设置走线规则

Cadence-PCB里面放置原理图里面没有的封装

Cadence-更新已放置器件的PCB封装

Cadence-复用模块

Cadence-制作Flash symbol

Cadence-制作不规则焊盘

Cadence-Orcad新建TitleBlock

Cadence-PCB封装导STEP模型

Cadence-导入自定义图片丝印logo

Cadence-导出Gerber

Cadence-PCB导入网表

Cadence-PCB导入DXF

Cadence-PCB导出DXF

Cadence-原理图DRC报错同一个封装下存在多个相同名称的GND、VCC管脚导致

Cadence-导出网表Netlist报错找不到footprint

3D模型

ESD

电平

Linux命令行

PCIE带宽、速率

Git上传报错fatal:

单片机-串口

单片机-Led

单片机-数码管；

单片机-中断

单片机-基础知识（STC89C52）

单片机-DS18B20

单片机-IIC

单片机-ADDA

基于Yolov5+Deepsort+Pyqt的单目标跟踪器设计UI设计：

DeepSort-匈牙利算法

DeepSort-卡尔曼滤波

Opencv-读取图片

Opencv-(1)-安装opencv

vs code配置gcc

gitee上传代码

基于Yolov5+Deepsort+Pyqt的单目标跟踪器设计track.py：

基于Yolov5+Deepsort+Pyqt的单目标跟踪器设计train.py：

基于Yolov5+Deepsort+Pyqt的单目标跟踪器设计yolo.py：

基于Yolov5+Deepsort+Pyqt的单目标跟踪器设计detect.py：

Layout

电力电子技术

反激开关电源

开关电源：

快速确定2层到8层板的叠层设计

电源分割

各行业的PCB设计规范

conda命令行

Xteminal命令行

Yolo创建环境命令行：