仙道枫的博客

寄蜉蝣于天地 渺沧海之一粟。

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枫

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2025

08-09 电平

08-07 Linux命令行

08-04 PCIE带宽、速率

07-29 Git上传报错fatal:

07-28 单片机-串口

07-27 单片机-Led

07-27 单片机-数码管;

07-27 单片机-中断

07-26 单片机-基础知识(STC89C52)

07-20 单片机-DS18B20

07-19 单片机-IIC

07-19 单片机-ADDA

06-06 基于Yolov5+Deepsort+Pyqt的单目标跟踪器设计UI设计:

06-06 DeepSort-匈牙利算法

06-05 DeepSort-卡尔曼滤波

06-01 Opencv-读取图片

05-17 Opencv-(1)-安装opencv

05-17 vs code配置gcc

05-16 gitee上传代码

04-04 基于Yolov5+Deepsort+Pyqt的单目标跟踪器设计track.py:

03-31 基于Yolov5+Deepsort+Pyqt的单目标跟踪器设计train.py:

03-30 基于Yolov5+Deepsort+Pyqt的单目标跟踪器设计yolo.py:

03-29 基于Yolov5+Deepsort+Pyqt的单目标跟踪器设计detect.py:

03-27 Layout

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Cadence-在Allegro里面添加Skill
CAM350-Compare Layers
CAM350-DFM Stream
CAM350-快捷键
CAM350-层设置
CAM350-导入Gerber、options设置
Sigrity Aurora-热仿真Thermal Workflow
Sigrity Aurora-DC Resistance仿真
一阶RC高通滤波器
Allegro-差分对间等长
LVDS、LVPECL、HCSL电平(差分时钟缓冲器)
Cadence-背钻孔设置
SOC外设接口之UART
Gridea移植另外一台电脑
3.3V-5V电平转换电路
Markdown文件上传github图片无法显示
Pyqt5-打包py为exe可执行文件
电源完整性设计与仿真
Sigrity SI-Trace Impedence/Coupling Check
IBIS模型-SigXplorer使用
硬件-差分线阻抗和差分线阻抗匹配
Topology Workbench-信号完整性
Sigrity Aurora仿真-Virtual Proto Workflow
Sigrity Aurora仿真-Power Inductance Workflow
PCB Designer - Net Schedule 快速定位网络分布
Sigrity Aurura - 点击Set up Default Models无反应,环境变量配置无误
Sigrity Topology Workbench+Aurora 仿真DDR Tx-Rx眼图
Sigrity Topology Workbench-flyby拓扑结构导入allegro
Allegro导入网表报错找不到flash symbol
Sigrity Aurora仿真-PowerTree文件
Sigrity Aurora仿真-IR Drop
IBIS模型添加到Orcad
Sigrity Aurora仿真-Crosstalk串扰
Sigrity Aurora仿真-Reflection反射
Sigrity Aurora仿真-耦合分析 Coupling
Sigrity Aurora仿真-返回路径 Return Path
Sigrity Aurora仿真-阻抗连续 Impedance
Sigrity-拓扑仿真工具
Sigrity使用教程-AC开路阻抗
Cadence-弧形走线
Sigrity使用教程-VIA
Sigrity使用教程-SpeedEM Generator时域仿真眼图
Sigrity仿真差分线
高速设计与板材
电源设计
高速串行总线设计与仿真
DDRx设计与仿真
硬件-等长与等时(50欧姆微带线仿真)
Autocad快捷键
BIOS详解
DDR3
高速层叠设计
硬件-串扰
硬件-传输线的反射拓扑与端接
硬件-传输线的损耗
硬件-微带线和带状线
硬件-传输线的基本特性
硬件-阻抗、谐振频率
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欧拉公式-傅里叶变换-傅里叶级数
SI、PI概述
Si9000-阻抗设计
硬件-电阻阻值标定
硬件-0欧姆电阻
Cadence-快捷键定义设置
DDR
DDR-SODIMM(DDR4)
Cadence-叠层知识
Cadence-ORCAD添加离页连接符没有作用
Github-拉取文件
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Cadence-无盘孔设计
Cadence-光绘设置保存,下次直接调用
Cadence-开槽
Cadence-恢复删除的位号
Cadence-6层FPGA核心板系统性出Gerber、生产文件、BOM
Cadence-晶振包地、挖空铜皮
Cadence-BGA封装正面不建议铺铜
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Cadence-Status报错Out of date shape
Cadence-铜皮内缩
Cadence-多根走线间距自动对齐
Cadence-BGA走线居中出线、保护带
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Cadence-盲埋孔的设置方法
Cadence-输出正反器件分离清单
Cadence-显示与隐藏铜皮
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Cadence-系统非默认Subclass添加与删除
Cadence-渐变线添加
Cadence-自动导出颜色设置
Cadence-自动保存
Cadence-走线宽度记忆功能
Cadence-BGA封装过孔扇出
Cadence-区域规则
Cadence-静态铜皮避让过孔
Cadence-蛇形走线
Cadence-设置走线规则
Cadence-PCB里面放置原理图里面没有的封装
Cadence-更新已放置器件的PCB封装
Cadence-复用模块
Cadence-制作Flash symbol
Cadence-制作不规则焊盘
Cadence-Orcad新建TitleBlock
Cadence-PCB封装导STEP模型
Cadence-导入自定义图片丝印logo
Cadence-导出Gerber
Cadence-PCB导入网表
Cadence-PCB导入DXF
Cadence-PCB导出DXF
Cadence-原理图DRC报错同一个封装下存在多个相同名称的GND、VCC管脚导致
Cadence-导出网表Netlist报错找不到footprint
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ESD
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Git上传报错fatal:
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DeepSort-卡尔曼滤波
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vs code配置gcc
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基于Yolov5+Deepsort+Pyqt的单目标跟踪器设计track.py:
基于Yolov5+Deepsort+Pyqt的单目标跟踪器设计train.py:
基于Yolov5+Deepsort+Pyqt的单目标跟踪器设计yolo.py:
基于Yolov5+Deepsort+Pyqt的单目标跟踪器设计detect.py:
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